Na engenharia de circuitos digitais, a metaestabilidade ocorre fundamentalmente quando um flip-flop não atende aos requisitos de temporização de entrada, resultando em um estado de saída indefinido ou desconhecido. O perigo dessa condição reside na sua capacidade de se propaagr por estágios lógicos subsequentes, comprometendo a integridade de todo o sistema. Para visualizar esse fenômeno, imagine uma esfera perfeitamente equilibrada no ápice de uma colina íngreme. Embora teoricamente estável, qualquer perturbação mínima — como variações térmicas, ruído eletromagnético ou radiação — fará com que a esfera role para um dos lados, representando os níveis lógicos '0' ou '1'.

Em arquiteturas ASIC e FPGA, os flip-flops são componentes biestáveis sensíveis à borda que fornecem a capacidade de memória do sistema. Devido aos atrasos de propagação intrínsecos das portas lógicas internas, esses dispositivos exigem janelas de tempo precisas para amostrar corretamente os sinais de entrada. Essas janelas são definidas pelos parâmetros de tempo de configuração (Setup Time) e tempo de manutenção (Hold Time).

Cenários que Desencadeiam a Metaestabilidade

A metaestabilidade é tipicamente observada quando sinais de dados ou controle de reset são amostrados fora das janelas de tempo seguras. As situações mais comuns incluem:

• Amostragem de sinais assíncronos externos.
• Transferência de dados entre domínios de clock distintos (CDC).
• Circuitos de inicialização e reset.

Análise de Temporização em Circuitos de Reset

O mecanismo de reset é crucial para forçar os registradores a um estado inicial conhecido. Se a metaestabilidade ocorrer durante a fase de reset, o sistema pode falhar antes mesmo de iniciar sua operação principal. A temporização do sinal de reset envolve dois aspectos principais: a asserção (ativação) e a desasserção (liberação).

Largura de Pulso do Reset

A largura de pulso refere-se à duração em que o sinal de reset permenece ativo. Como o início desse pulso é geralmente assíncrono em relação à borda do clock, e a duração costuma abranger múltiplos ciclos, as ferramentas de análise de temporização estática (STA) raramente impõem restrições rigorosas sobre essa métrica específica.

Tempos de Recuperação e Remoção

Assim como os dados exigem tempos de setup e hold, a liberação do sinal de reset requer intervalos específicos em relação à borda de clock ativa:

• Tempo de Recuperação (Recovery Time): O intervalo mínimo entre a desasserção do reset e a próxima borda de clock, garantindo que o flip-flop transite corretamente para o estado normal de operação.
• Tempo de Remoção (Removal Time): O intervalo mínimo que o reset deve permanecer ativo antes da borda de clock, assegurando que o estado de reset seja solidamente estabeleicdo.

Ambos os parâmetros avaliam a relação entre a borda de subida do sinal de reset (momento da liberação) e a borda de clock de amostragem.

Arquiteturas de Reset e Suscetibilidade à Metaestabilidade

1. Reset Assíncrono

Nesta topologia, o reset atua independentemente do clock. No entanto, se a liberação do reset ocorrer exatamente dentro da janela crítica entre o tempo de remoção e o tempo de recuperação, o flip-flop entrará em metaestabilidade.

module async_reset_example (
    input  wire sys_clk,
    input  wire sys_rst_n,
    input  wire data_in,
    output reg  data_out
);

always @(posedge sys_clk or negedge sys_rst_n) begin
    if (!sys_rst_n) begin
        data_out <= 1'b0;
    end else begin
        data_out <= data_in;
    end
end

endmodule

2. Reset Síncrono

O reset síncrono é implementado através de lógica combinacional na entrada de dados do flip-flop. Se a transição de liberação do reset coincidir com a janela de setup ou hold do dado, ocorrerá metaestabilidade. Além disso, essa abordagem apresenta desvantagens:

• Consome recursos lógicos adicionais, pois a maioria das bibliotecas de células padrão possui apenas portas de reset assíncrono, forçando o sintetizador a inserir lógica extra.
• A liberação do reset depende estritamente da presença e integridade do sinal de clock.
• Exige que o pulso de reset seja mais largo que o período do clock, o que pode ser difícil de garantir em redes de clock com alto skew.

module sync_reset_example (
    input  wire main_clk,
    input  wire main_rst_n,
    input  wire sig_in,
    output reg  sig_out
);

always @(posedge main_clk) begin
    if (!main_rst_n) begin
        sig_out <= 1'b0;
    end else begin
        sig_out <= sig_in;
    end
end

endmodule

3. Reset com Asserção Assíncrona e Liberação Síncrona

Esta é a abordagem mais robusta e recomendada. O reset é ativado imediatamente (assíncrono), mas sua liberação é sincronizada com a borda do clock, eliminando o risco de violação dos tempos de recovery e removal.

module reset_synchronizer (
    input  wire clk,
    input  wire async_rst_n,
    input  wire payload_a,
    input  wire payload_b,
    output reg  out_a,
    output reg  out_b
);

reg rst_stage1;
reg rst_stage2;

wire sync_rst_n = rst_stage2;

// Cadeia de sincronização para a liberação do reset
always @(posedge clk or negedge async_rst_n) begin
    if (!async_rst_n) begin
        rst_stage1 <= 1'b0;
        rst_stage2 <= 1'b0;
    end else begin
        rst_stage1 <= 1'b1;
        rst_stage2 <= rst_stage1;
    end
end

// Lógica de carga útil utilizando o reset sincronizado
always @(posedge clk or negedge sync_rst_n) begin
    if (!sync_rst_n) begin
        out_a <= 1'b0;
        out_b <= 1'b0;
    end else begin
        out_a <= payload_a;
        out_b <= payload_b;
    end
end

endmodule